芯动科技联合是德科技Keysight成功开展DDR技术研讨会，好评如潮！

高专介绍道，在冯·诺依曼架构体系下，SoC芯片的核心及最复杂的性能瓶颈，在于内存和互联带宽。DDR、LPDDR、GDDR、HBM等高带宽存储技术作为连接计算和存储两个体系的桥梁，能有效突破“内存墙”，也是当前市面上主流的DRAM产品形态。全球前五大半导体公司有3家Memory公司，多家以DRAM为主营业务，可见DDR底层技术在整个集成电路行业有着举足轻重的作用。

新一代的DDR技术具备更大容量、更高带宽、更低功耗、更高稳定性，信号完整性和纠错能力进一步提升，使得数据传输效率更大化。而应对CPU/GPU等典型计算场景持续增大的带宽需求，以及SoC中内存颗粒带来的成本和故障概率等痛点问题，最新的DDR5技术还衍生出HBDIMM、CXL等新方向，将带来内存池化等变化和优势，可演变出多样化的内存产品形态和巨大的市场空间。最新LPDDR5/5X则充分降低了VDDQ，支持动态电压频调整，并引入WCK概念，通过MR选择不同的Bank架构以适应不同的系统配置，实现最优的访问方式和传输效率，降低频率功耗。值得一提的是，当业内LPDDR5X最高速率标准还处于8533Mbps时，芯动已经以先进工艺量产了速率突破10Gbps的LPDDR5/5X Combo IP。

▲芯动LPDDR5/5X(10Gbps)在Keysight示波器上的测试眼图

GDDR技术由于单位带宽成本较低，更适用带宽和容量之比更高的应用领域；GDDR6X更是首次采用了单端PAM4信令。据介绍，芯动最新的GDDR技术是GDDR6/6X Combo IP（PAM4-21Gbps)，面向未来的GDDR7也已进入研究阶段。HBM技术则能助力SoC摆脱封装对内存带宽的限制，通过先进封装技术提高内存带宽和memory容量，最新HBM3能够支持更大密度、更高速度、更多Bank数、更高效通道架构，以及更高的可靠性、可用性、可维护性。目前芯动的HBM3.0/2e Combo IP运行速率已高达7.2Gbps。

Chiplet是另一个摆脱封装对芯片性能限制的热门技术，对提高良率、降低成本、缩短开发周期和难度、突破die size上限均有重要意义，可帮助设计企业延长SoC产品周期、增加应用覆盖、提高产品的市场竞争力。芯动的Innolink™ Chiplet是一款跨工艺、跨封装且兼容UCIe国际标准的Chiplet连接解决方案，支持标准封装和先进封装，以及短距PCB场景，在多种应用场景下，具备低延时、低功耗、高带宽密度以及超高性价比的优势。

▲芯动兼容UCIe国际标准的Innolink™ Chiplet解决方案

高专表示，高速接口IP是SoC的基石，芯动已在此领域耕耘积累十多年，高端DDR存储接口技术覆盖全面，并提供大量平台化的IP产品和服务。在这里，客户能够找到适合他们的各种高速接口IP，且均经过大量量产验证，还可根据需要灵活Combo，PHY和Controller一站式交钥匙。

据了解，芯动DDR IP全面支持JEDEC各种标准，在性能和稳定、尺寸和功耗、兼容更多协议、应用场景优化、易用和集成等方面均表现超群；并且已经过先进工艺量产测试，全面覆盖全球各大代工厂主要工艺节点，是芯动高性能计算IP三件套（DDR、Chiplet、SerDes）的关键产品之一，可助推SoC产品突破带宽限制。由于芯动在DDR技术开发的专注和专业，深谙DDR发展规律，对未来路线和市场需求具有敏锐洞察，所以团队充分考量技术需求和未来方向，不断为全球开发者和设计企业提供兼具性能和成本优势，助力设计企业迅速抓住关键市场，确保长期不过时。

▲芯动的高性能计算IP三件套解决方案