HPC框图
DDR3/4/5 CTRL+PHY:6.4Gbps
MCR DDR5 CTRL+PHY:8.8~12.8Gbps
GDDR6/7 CTRL+PHY:24/32Gbps
HBM3e/3/2e CTRL+PHY:9.6Gbps
INNOLINK/UCIe CTRL+PHY:Maximum 24Gbps
PCIe Gen5/CXL CTRL+PHY: Maximum 32Gbps per lane
Ethernet CTRL+PHY: Maximum 50Gbps
算力可定制的自研计算 IP(GPU\NPU等)
基于拓扑或 Mesh 架构的 NoC 总线设计能力
满足特定应用和极致 PPA 指标的软硬件一体架构设计
多元的验证方法与平台:Simulation | Formal | EMU | FPGA
丰富的先进工艺后端物理设计经验,满足高密度指标
高覆盖率 DFT 设计
封装和 EVB 设计及系统 SI/PI 仿真。
软件 SDK 和编译器交付
芯片测试程序开发
量产测试实施